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sharklee1031

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关于用verilog编写加法器的问题

因为加法器都有一定的延迟，所以加法不是在一个时钟周期内就做完。比如a+b=c，输入a,b变化后，要延迟一定的时间才能看到c的变化。这样的加法器该如何编程实现啊。

Posted: 2008-05-03 18:37 | [楼主]

rx~卡卡

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用两句寄存器语句

Posted: 2008-05-03 18:44 | [1 楼]

sharklee1031

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引用第1楼rx~卡卡于2008-05-03 18:44发表的 :
用两句寄存器语句

我对硬件编程不熟悉。两句寄存器语句啥意思？用两个reg中间量吗？

Posted: 2008-05-03 18:51 | [2 楼]

rx~卡卡

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引用第2楼sharklee1031于2008-05-03 18:51发表的 :

我对硬件编程不熟悉。两句寄存器语句啥意思？用两个reg中间量吗？

就是啊,然后用两个中间变量做电平触发赋值C

Posted: 2008-05-03 19:07 | [3 楼]

sharklee1031

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你意思是用两个中间量寄存输入a,b，当这两个寄存器都准备好时，触发加操作，是吗？

Posted: 2008-05-03 20:35 | [4 楼]


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