1 设计输入

1.1 采用原理图设计三人表决器




我们根据三人表决器的直值表，可以通过卡诺图化简可以得到：

L2=SW1SW2+SW1SW3+SW2SW3

L1=_L2

那么我们可以在MAX+plusII中用原理图实现上面的三人表决器

下面仅把和VHDL不同的详细写下，相同或基本相同的就一带而过：

（1）打开MAX+plusII

（2）新建一个图形文件：File菜单>new


新建文件时选择Graphic Editor file
[attachment=700293]
点OK



（3）输入设计文件


我们现在在图形文件中输入电路，我们这个电路需要AND2、OR3、NOT三个逻辑gate电路和输入输出端，你可以
Symbol ->Enter Symbol（或者双击空白处）
[attachment=700294]
弹出窗口： [attachment=700295]
在Symbol Name中输入and2，点OK
同样可以加入or3、input、output、not
对input、output，鼠标左键双击PIN_NAME，那么PIN_NAME被选中，并且变黑，然后输入你要改的名字，如SW1 [attachment=700297]
把元件拖动到合适位置，将光标放到元件的引线出，可以发现光标变为十字星，此时摁住左键就可以进行连线。

最后的电路图如下图
[attachment=700298]
（4）保存文件： [attachment=700299]
保存为majority_voter.gdf,Automatic Extension选.gdf

把文件设为当前工程：FILE->PROJECT->SET PROJECT TO CURRENT FILE
[attachment=700291]
MAX+PLUS II的标题条将显示新的项目名字
[attachment=700292]
至此，程序输入就已经完成了


（5）检查编译


指定下载的芯片型号
指定芯片的管脚


（参见10分钟学会PLD设计2 －设计的编译）


此时的图形为：
[attachment=700300]
下图为SW1放大的图，其中majority_voter@41中前部分为设计的文件名，后面41为EPM7128SLC84-15的41脚，也就是说电路图中SW1被指定到EPM7128SLC84-15的41脚（而实验板上41脚被连接到指拨开关SW1上了，这样电路图上SW1就和实验板上的硬件SW1实现了连接）。
[attachment=700301]



下面您可以继续学习：

10分钟学会PLD设计1 －设计输入 1.2 采用VHDL语言输入

10分钟学会PLD设计1 －设计输入 1.3 采用Verilog语言输入

10分钟学会PLD设计2 －设计的编译

10分钟学会PLD设计3 －设计的仿真

10分钟学会PLD设计4 －下载


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1.2 采用VHDL设计三人表决器

打开MAX+plusII,在开始菜单内选择MAX+PLUS II 项，开始运行MAX+PLUS II（如下图）
image029.jpg
你最好把图标放到桌面上，以后直接双击MAX+PLUS II图标就可以运行软件了
在MAX+PLUSII上点右键，选择发送到->桌面快捷方式（如下图），那么你桌面上就看到MAX+PLUS II了。
image031.jpg
3.2 新建VHDL文档

（图形和verilog-HDL设计的过程见后面的部分）
FILE->NEW
image032.jpg
或者点下图的新建图标：
image033.jpg
连后选择Text Editor File文件，点OK如下图
image035.jpg
3.3输入设计文件

在文本窗口中输入以下VHDL源程序：

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
--*********************************************
ENTITY majority_voter IS
  PORT(SW : IN std_logic_vector(3 DOWNTO 1);
    L : OUT std_logic_vector(2 DOWNTO 1));
    --L2 is a yellow LED AND L1 is a RED LED
END majority_voter;
--*********************************************
ARCHITECTURE concurrent OF majority_voter IS

BEGIN
  WITH SW SELECT
    L <= "10" WHEN "011",
          "10" WHEN "101",
          "10" WHEN "110",
          "10" WHEN "111",
          "01" WHEN OTHERS;
END concurrent;
--*********************************************

如下图
image037.jpg
3.4保存文件

FILE->SAVE，或点工具栏上的存盘符号
image038.jpg
存盘符号
image040.jpg
把文件保存为majority_voter.vhd（路径中不要有中文字符，Automatic Extension选.vhd）
image042.jpg
把文件设为当前工程：FILE->PROJECT->SET PROJECT TO CURRENT FILE
image043.jpg
MAX+PLUS II的标题条将显示新的项目名字
image045.jpg
至此，程序输入就已经完成了





下面您可以继续学习：

10分钟学会PLD设计1 －设计输入 1.3 采用Verilog语言输入

10分钟学会PLD设计2 －设计的编译

10分钟学会PLD设计3 －设计的仿真

10分钟学会PLD设计4 －下载


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1.3 采用VerilogHDL设计三人表决器


下面仅把和VHDL不同的详细写下，相同或基本相同的就一带而过：

（1）打开MAX+plusII

（2）新建

新建一个verilog-HDL文件（Text Editor File类型）

（3）输入设计文件

其中SW12，SW13，SW23为中间变量

module majority_voter(SW1,SW2,SW3,L1,L2);
output L1,L2;
input SW1,SW2,SW3;
and(SW12,SW1,SW2);
and(SW13,SW1,SW3);
and(SW23,SW2,SW3);
or(L2,SW12,SW13,SW23);

//SW12、SW23、SW13是中间变量
not(L1,L2);
endmodule


（4）保存文件

保存为majority_voter.v，注意Automatic Extension选.v
image132.jpg
并把文件设为当前工程（同前）


下面您可以继续学习：

10分钟学会PLD设计2 －设计的编译

10分钟学会PLD设计3 －设计的仿真

10分钟学会PLD设计4 －下载


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