module IDCounter(IDclock，reset，inc，dec，IDout);　　
input IDclock; /*系统时钟信号*/　　
input reset; /*全局复位信号*/　　
input inc; /*脉冲加入信号*/　　
input dec; /*脉冲扣除信号*/　　
output IDout; /*调整后的输出信号*/　　
wire Q1, Qn1, Q2, Qn2, Q3, Qn3;　　
wire Q4, Qn4, Q5, Qn5, Q6, Qn6;　　
wire Q7, Qn7, Q8, Qn8, Q9, Qn9;　　
wire D7, D8; 　　
FFD FFD1(IDclock, reset, inc, Q1, Qn1);　　
FFD FFD2(IDclock, reset, dec, Q2, Qn2); 　　
FFD FFD3(IDclock, reset, Q1, Q3, Qn3);　　
FFD FFD4(IDclock, reset, Q2, Q4, Qn4); 　　
FFD FFD5(IDclock, reset, Q3, Q5,Qn5);　　
FFD FFD6(IDclock, reset, Q4, Q6,Qn6);　　
assign D7=((Q9 & Qn1 & Q3) | (Q9 & Q5 & Qn3));　　
assign D8=((Qn9 & Qn2 & Q4) | (Qn9 & Q6 & Qn4));　　
FFD FFD7(IDclock, reset, D7, Q7, Qn7 );　　
FFD FFD8(IDclock, reset, D8, Q8, Qn8);　　
JK FFJK(IDclock, reset, Qn7, Qn8, Q9, Qn9);　　
assign IDout = (!Idclock)|Q9;　　
endmodule
　　
其中，FFD为D触发器，JK为JK触发器。
谢谢

这是啥子哦？
PS 虽然我看过一丁点的VHDL
可是不晓得这在干什么
不是程序吧？