module MAKE_LOVE(JJ,B,XING欲);
input JJ;
input XING欲;
inout B;
output 高CHAO，Y水;

reg SY;
reg [7:0] QING趣工具;

always @(posedge XING欲)
if(JJ) begin
B <=JJ;
高CHAO<=B;
Y水<=B;
end
else begin
B <=SY;
高CHAO<=B;
Y水<=B;
end
endmodule

月夜狼歌观点：

Quote:

B类型是INOUT
下面的修改
ALWAYS @ (...)
IF (!Y水)  B<=Z;
...
必须要按可综合方式书写

Username:JJ
Password:B
switch#MAKE_LOVE
switch#(MAKE_LOVE):MOVE
switch#(MAKE_LOVE):IN
switch#(MAKE_LOVE):OUT
switch#(MAKE_LOVE):IN
switch#(MAKE_LOVE):OUT
.
.
.
switch#(MAKE_LOVE):高CHAO
switch#(MAKE_LOVE):Y水
switch#(MAKE_LOVE):exit
switch#esit

   

Quote:

引用第4楼略施粉黛于2009-04-18 19:10发表的  :
瓢瓢

貌似俺真的很YD

verilog

Quote:

引用第20楼love★s.h.e于2009-04-18 23:37发表的  :
就算要用逻辑，ALWAYS里是不是应该跟“频率”扯上点关系呢

ALWAYS只是VERILOG里的一种触发语句类型

Quote:

引用第19楼love★s.h.e于2009-04-18 23:33发表的  :
楼主不是搞软件的吗？咋个用逻辑代码呢，逻辑代码复杂算法太麻烦，要是碰到那些高难动作，建议楼主还是用C++来写，哈哈

俺是微固毕业的