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challenger

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5come5帮你背单词 [ condense /kən'dens/ vt. 使冷凝，使浓缩，压缩，使缩短 ]

QUARTUS高手进!!

仿真如下程序

`timescale 1ns/1ns
`include "compare.v"

module ceshi;
reg a,b;
wire equal;
initial
begin
a=0;
b=0;
#100 a=0;b=1;
#100 a=1;b=1;
#100 a=1;b=0;
#100 a=0;b=0;
#100 $stop;
end

compare m(.equal(equal),.a(a),.b(b));
endmodule

老是出现"Error: Can't synthesize current design -- design does not contain any logic"
傻子原因啊??