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引用第8楼月夜狼歌于2011-07-27 03:54发表的 :
原理不难哈
现在的芯片制作工艺已经到CMOS极限了。PN结上掺杂原子多几个或者少几个，一个gate的性能就能差不少。然后工艺尺寸（比如现在的23纳米）早就比用来光蚀的激光波长还要短了。类似的种种不确定因素，导致一些gate先天不足，但是长久使用并不会坏。如果丢了又可惜，因为概率上讲特别慢的gate在几千万gate的电路里就那么几个。
CIRCUIT TUNING是我老板手下另一个学生做的，在每个gate的输出加一个可编程控制的上拉或者下拉MOS管，然后比如某个gate你测到下降输出特别慢，就打通下拉MOS，这样有额外的电流放电，gate的下降速度就上去了，但相应的就有静态功率损耗（因为gate输出相当于直接大电阻下拉到地了，输出为高的时候就有分压电流），而且上升速度会有一定影响（一部分输出电容充电电流被放掉了）
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CMOS极限工艺达到极限已经有解了，Intel最新使用三栅技术，22nm可以很轻松的搞定，18nm也没得问题。2012年的Q1会发布Ivy Bridge Module，据说就是使用此技术。
另外Ivy Bridge Module采用了很多的新技术，如全面支持USB3.0等等。
最近在研发Thunderbolt，期待Intel/apple速度开发市场
