module controller(send_floor,stop,up,clk);
input up;
input stop;
input clk;
reg upin;
reg stopin;
reg current_up,next_up;
reg send_floor;
output send_floor;

parameter
busy=1'b1,
idle=1'b0,
send=1'b1,
nsend=1'b0;

initial
begin
current_up=0;
end

always @(posedge clk)
begin
upin<=up;
stopin<=stop;
end


always @(posedge clk)
begin
case(current_up)
idle:begin
if(upin)
begin
next_up<=busy;
send_floor<=send;
end
else
next_up<=idle;
end
busy:begin
if(stopin)
begin
next_up<=idle;
send_floor<=nsend;
end
else
next_up<=busy;
end
default:next_up<=current_up;
endcase
current_up<=next_up;

end

endmodule

Quote:

引用第2楼yinx于2007-04-26 08:54发表的:
我也不是很懂,不过我把output的声明提到reg的前面我就编译通过了

module controller(send_floor,stop,up,clk);
input up;
input stop;
.......

果然有经验，确实是顺序的问题，这种小问题有时真折磨人啊，谢了。
PS：以前都是用VHDL的，但cadence对verilog支持要好的多，所以就改学verilog.

Quote:

引用第7楼wolfc于2007-05-03 09:51发表的:
wire 最好都声明出来
lz应该写的是状态机吧。
另外代码风格不好。 对于IC设计来说写的好多都是不可综合的。

要声明那些wire呢？我最怕声明wrie了，因为都不知道内部结构。
你眼力真好，确实是状态机。代码那些地方不好？或者是不可综合的？最近也为这个头疼。请指教，不胜感激。