module MAKE_LOVE(JJ,B,XING欲);
input JJ;
input XING欲;
inout B;
output 高CHAO，Y水;

reg SY;
reg [7:0] QING趣工具;

always @(posedge XING欲)
if(JJ) begin
B <=JJ;
高CHAO<=B;
Y水<=B;
end
else begin
B <=SY;
高CHAO<=B;
Y水<=B;
end
endmodule

热，LZ~~~~就这样把Verilog给~~~

LZ，inout类型是不能直接拿到always过程块里赋值的~~~好像没记错吧~~~

老子最近正被testbench烦呢~~~

Quote:

引用第28楼love★s.h.e于2009-04-19 00:21发表的  :

我有教程，可惜在公司拿 不出来。。。好像等于没说。。。。。。。

你娃也做这哥~~
哎，跳来跳去还是要写代码~~~

Quote:

引用第30楼love★s.h.e于2009-04-19 01:23发表的  :

不写代码那你想干啥

我是说做软件的人要写代码，可为啥做硬件的人也要写代码~~~
程序员是最容易衰老的~~~~