石英晶体在外加电压的作用下，它会产生一个压电效应，石英晶体产生机械振动，当外加电压的频率与晶体固有振荡频率相同时，晶体的机械振幅最大，产生的交变电场也就最大，形成压电谐振。
从石英晶体的电抗频率特性可知，它有两个相当接近的谐振额率，一个串联谐振频率，一个并联谐振频率，当石英晶体处于串联谐振时电抗最小，当处于并联谐振时电抗最大，当处于这两个频率范围之间时，石英晶体呈电感性，当游离这两个频率之外时，石英晶体呈容性。

[attachment=949463] 电路的振荡频率取决于石英晶体的谐振频率,与电路中的无R,C关.
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图A是工作于串联谐振状态的TTLgate电路振荡器（摘Protel99SE附带例），当电路频率为串联谐振频率时，晶体的等效电抗接近零（发生串联谐振），串联谐振频率信号最容易通过N1、N2闭环回路，这个频率信号通过两级反相后形成反馈振荡，晶体同时也担任着选频作用。也就是说在工作于串联谐振状态的振荡电路，它的频率取决于晶体本身具有的频率参数。


图B 是工作于并联谐振状态的CMOSgate电路振荡器，晶体等效一个电感（晶体工作于串联谐振频率与并联谐振频率之间时，晶体呈电感性）与外接的电容构成三点式LC振荡器，通过外接的电容可对频率进行微调。
电阻R接在反相器N3的输入与输出端，其目的是将N3偏置在线性放大区，构成放大器。
从晶体X的两端看C1、C2（图B），它们是通过GND串联成一个电容（这个串联电容（Cx）可以由公式《Cx＝C1C2/C1+C2》求出），X与串联电容构成一个并联共振电路（为了方便，我这里只简单的将晶体等效为电感性），从电容一分为二的电路形态上看，晶体和电容C1、C2也是构成一个π型选频网络反馈通道（也称π型谐振电路，见图B2、3）。
N3放大器的输出端信号通过X、C1、C2构成的π型谐振电路返回N3放大器的输入端，形成反馈振荡，由此可见它的振荡频率是由π型谐振电路所决定的（当然，主要还是晶体所决定）。
也是由于N3的输出端连接着X、C1、C2π型谐振电路，而且输出信号近似于正弦波，为防止负载电路对振荡电路的干扰和提高带载能力，N3输出信号需再通过N4的缓冲、放大整形接到负载。
在晶体X与串联电容Cx构成的并联共振电路里，Cx的损耗电阻大时，电路的Q值必然下降，同时会使晶体的特性恶化，引起Cx这个损耗电阻增大的因素是来自多方面的，但电阻R起到较大的作用，通常在提供足够激励的情况下，尽可能增大R的电阻值或在N3输出端与选频网络间（即BC间）串入一个电阻，从C2看阻抗也加大，一般电阻R的取值为1M～30M。
另，在C1、C2之间的连接也要引起注意，连接线粗而短，不单可以减少产生损耗，而且还能防止混入干扰源而干扰了振荡器的正常工作。
晶体外壳所标注的频率，既不是串联谐振频率也不是并联谐振频率，而是在外接负载电容时测定的频率，数值界乎于串联谐振频率与并联谐振频率之间。
这也就是说，我们在应用晶体时，负载电容（Cx）的值是直接由厂家所提供的，我们无需再去计算。
在要求不高的实际应用中，我们为了设计方便，一般可以将负载电容Cx分拆为1：1，即C1＝C2（公式见上），在要求较高的情况下，这样的方便显然是不合理的，首先，C1应减去gate电路的输入平均电容和各项因素产生的离散电容（估算），同理，C2也应减去各项因素产生的离散电容（估算），然而，由于元件的离散性和估算存在着偏差，频率依然不是很准确，我们可适当减小C1或C2的值再并个微调电容加以调整。
要得到较精确的频率，电容除了需选用损耗小、特性好的产品外，PCB布板和各元件的温度系数也很重要。
以上是我的理解和一点小心得，如有不对，请大家斧正。


[ 此贴被gxuan1在2007-04-07 11:25重新编辑 ]

Quote:

引用第1楼hello_4于2007-04-08 08:47发表的:
图里那个接电源哪个接地啊？

gate电路就4069来说，如果我没记错的话是6非gate也就是有12个引脚是非gate的输入和输出，另外两个是电源和地。一般gate电路里不标出电源和地是因为这两个管脚的接法是固定的，没必要画出来。

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引用第2楼tottyf于2007-04-08 09:10发表的:
已经看不懂了
还没毕业,就已经还给老师了...

你还是常来这里的吧，怎么会啊。

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引用第5楼hello_4于2007-04-08 15:59发表的:

如果我进行IC设计，要把时钟电路除晶振全设置进芯片内，那还是要知道电源和地啊。

我没弄懂，你是要做PCB吗？

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引用第7楼hello_4于2007-04-08 17:24发表的:

比如说我要设计一个芯片，这个芯片包含有时钟电路（晶振必须外接），所以我必须知道这电路的电源和地，而不是用已有的芯片(如你说的4069)来搭建。

你看下数字逻辑课本的MOS非gate电路就知道电源接在哪了。
你不回是用VHDL设计吧……