我们先要指定所用芯片的型号，
菜单：Assign->Device

如下图 [attachment=700359]



将弹出一窗口

（注意把show only fastest speed grades前的钩去掉,否则看不到EPM7128SLC84-15） [attachment=700360]



在Debice Family 中选择MAX7000S

DEVICE选择EPM7128SLC84-15

再指定芯片的管脚（也就是把你设计的IO口如L1，L2指定到芯片对应的管脚上如10，9）

Assign->Pin/Location/Chip（也可以在空白处点右键，选Assign->Pin/Location/Chip） [attachment=700361]



将弹出下图窗口： [attachment=700362]



在Node Name 中添入SW3

Chip Resource 下的Pin中输入管脚41

在Pin type中输入input

点ADD

连后同样指定以下管脚：

Node name                             pin                             Pin type

SW2                                       44                               input

SW1                                       45                               input

L1                                         10                               output

L2                                         9                               output







在加完L2后点OK(编译后可以看到IO在芯片上的分布：MAX+plusII-> Froorplan Editor,具体见在编译后面的讲解)

编译文件

File->Project->save&Compile [attachment=700363]

此时可能弹出下图WARNING窗口，提示“project has user pin or logic cell assignments, but never been compiled before. For best fitting results, let the compiler choose the first set of assignments instead”，这是因为在管脚指定之前没有compile，你只要再点save & compile就可以了
[attachment=700365]
MAX+PLUS II 编译器将检查项目是否有错，并对项目进行逻辑综合，然后对设计进行布局布线，放到一个Altera 器件中，同时将产生报告文件、编程文件和用于时间仿真用的输出文件

逻辑综合：就是把HDL语言或原理图翻译成最基本的与或非gate的连接关系

布局布线：把这种与或非gate的连接关系用芯片的内部的可编程结构和连线来实现


如果设计正确，将下图所示，点确认
[attachment=700366]


编译后可以看到IO在芯片上的分布：MAX+plusII-> Froorplan Editor
[attachment=700367]





将弹出一窗口如下图
[attachment=700368]


双击空白处，可以看到下图所示IO在芯片EPM7128SLC84上的布局
[attachment=700369]





创建一个设计的符号

（此和本设计无关，仅供其他设计在高层调用）

在 File菜单中选择 Create Default Symbol 项，即可创建一个设计的符号。该符号可被高层设计调用。
[attachment=700371]
此时会产生一个COMPILE窗口，直接点Start,完成后点确认
[attachment=700372]







下面您可以继续学习：

10分钟学会PLD设计3 －设计的仿真

10分钟学会PLD设计4 －下载


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