下面是引用sino于2005-12-29 17:25发表的:if clk='1' and clk'event then 这就是说时钟上升沿三~~
下面是引用kingofangel于2005-12-29 17:26发表的:采用IF语句是如果情况表述不完全会产生寄存器或锁存器.要产生几个就不清楚了
下面是引用bear于2005-12-29 17:27发表的:关键是2的.veriable int: std_logic_vector (3 downto 0)
下面是引用bear于2005-12-29 17:29发表的:第一个没有啊..有时采用的IF语句,所以因为表诉不完整,产生锁存器了.
下面是引用bear于2005-12-29 17:30发表的:最烦没有答案的书了.
下面是引用斥—风于2005-12-29 17:30发表的:我觉得这个应该是一个触发和一个锁存~~~
下面是引用sino于2005-12-29 17:36发表的:VHDL结构体的描述风格有哪些??