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sharklee1031



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【求助】关于用verilog编写加法器的问题


因为加法器都有一定的延迟,所以加法不是在一个时钟周期内就做完。比如a+b=c,输入a,b变化后,要延迟一定的时间才能看到c的变化。这样的加法器该如何编程实现,才能保证结果正确啊。高手指导一下。
顶端 Posted: 2008-05-03 18:32 | [楼 主]
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