Quote:

下面是引用sino于2005-12-29 17:36发表的:
VHDL结构体的描述风格有哪些？？

142~~~

Quote:

下面是引用斥—风于2005-12-29 17:33发表的:
如果它正是第二个IF满足情况呢~~

这个就不知道了.
要运行一下才知道了~~
但是看第2个程序的,既然有这样的区别，那肯定就有点不同吧.
要是按你那样的话,1.2都是一样的了哦??

Quote:

下面是引用bear于2005-12-29 17:38发表的:

死娃娃~~~
那边楼上去问去~~
我们这边只讨论这个哈!
嘿嘿~~~

蝈蝈，何必嘛～！

Quote:

下面是引用sino于2005-12-29 17:40发表的:

蝈蝈，何必嘛～！

玩笑的哈.

Quote:

下面是引用bear于2005-12-29 17:39发表的:

这个就不知道了.
要运行一下才知道了~~
但是看第2个程序的,既然有这样的区别，那肯定就有点不同吧.
要是按你那样的话,1.2都是一样的了哦??

所以是一个或一个嘛~~~

你写的是一个和一个啊~~~~
郁闷~~~
呵呵.
这下解决了哈.

OK~~~~走人鸟~~~~

谢谢了哦，**风

那第二个就是只有一个触发4了哦

Quote:

下面是引用斥—风于2005-12-29 17:44发表的:
OK~~~~走人鸟~~~~

好好看哈.
晚上回来再讨论.
偶还是加油了.

大家一起加油哦～～

走了?不会哦

这个电路为什么不会产生锁存器?

PROCESS ( clk )
BEGIN
  IF ( clk’event and clk = ‘1’ ) THEN
    IF ( en = ‘1’ ) THEN
         q <= d;
    END IF;
  END IF;
END PROCESS;

en是啥哦?
跟Q的关系呢?

Quote:

下面是引用bear于2005-12-29 17:53发表的:
en是啥哦?
跟Q的关系呢?

只说的是带时钟使能的寄存器

语句完整啊?
如果是的话,应该就没有锁存的可能了啊~~