library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity fdiv is
  Generic (  rate : integer :=10  );
  Port    (  f_in : In  std_logic;
         f_out : Out std_logic );
end;
architecture behavioral of fdiv is
  signal cnt : integer range 0 to rate := 0;
  signal clk : std_logic:='0';
begin
  process (f_in)
  begin
      if f_in'event and f_in = '1' then
     if cnt /= rate then
       cnt <= cnt + 1;
     else
       cnt <= 1;
       clk<=not clk;
     end if;
      end if;
  end process;
f_out <= clk;
end behavioral;
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity Fdiv3 is
    Port ( clkin : in std_logic;
          clkout1 : out std_logic;
          clkout10 : out std_logic;
          clkout100 : out std_logic;
         clkout1k    :  out std_logic);
end Fdiv3;
architecture structure of Fdiv3 is
  component fdiv is
    Generic (  rate : integer :=10  );
  Port    (  f_in : In  std_logic;
         f_out : Out std_logic );
    end component fdiv;
         signal carry1,carry2,carry3:std_logic;
begin
  U1:fdiv generic map(rate=>16000) port map (f_in=>clkin,f_out=>carry1);
  U2:fdiv generic map(rate=>5) port map (f_in=>carry1,f_out=>carry2);
  U3:fdiv generic map(rate=>5) port map (f_in=>carry2,f_out=>carry3);
  U4:fdiv generic map(rate=>5) port map (f_in=>carry3,f_out=>clkout1);
  clkout1K <= carry1;
  clkout100 <= carry2;
  clkout10<=carry3;
end structure;
我想问一下，一开始那个fdiv不是十分频的吗？后来想把32M的分频，为什么要先分16000啊，那样分完不是2000吗？怎么会是1000呢？

c-in的1600个上升沿 clk才翻转一次
也就是说clk的一个周期是c-in的3200个周期

是不是16000次一次上升沿，然后16000次一次下降沿
所以总共是32000一个周期？
我猜的啊！